Microsoft Maia 200 vorgestellt: 30 % mehr Kosteneffizienz
Microsoft hat am 26. Januar 2026 den Microsoft Maia 200 vorgestellt, seinen neuesten maßgeschneiderten KI-Beschleuniger für Inferenz-Workloads. Die im 3-Nanometer-Verfahren gefertigte Hardware treibt große Sprachmodelle in Azure-Rechenzentren an. Für Unternehmen, die generative KI betreiben, senkt der Chip die Hardwarekosten, indem er eine um 30 % bessere Leistung pro Dollar liefert als die bisher führende Hardware in Microsofts Cloud-Flotte.
Was die Kostensenkung durch Azure Maia 200 für die Cloud-Infrastruktur bedeutet
Die Kostensenkung durch Azure Maia 200 bietet Unternehmenskunden und internen Diensten eine Verbesserung der Leistung pro Dollar um 30 % im Vergleich zur neuesten Hardware in den Rechenzentren des Unternehmens. Der Beschleuniger wurde gezielt entwickelt, um die Wirtschaftlichkeit der KI-Token-Generierung zu optimieren, und verarbeitet anspruchsvolle generative KI-Workloads auf den Cloud-Plattformen von Microsoft. Der eigene Chip wird KI-Modelle wie GPT-5.2 von OpenAI antreiben und Dienste in Microsoft Foundry sowie Microsoft 365 Copilot unterstützen. Auch interne Teams nutzen die Hardware: Die Microsoft Superintelligence Group setzt das System für die Generierung synthetischer Daten und bestärkendes Lernen ein, was die Erstellung und Filterung domänenspezifischer Trainingsdaten für die nachgelagerte Modellentwicklung beschleunigt.
Technische Details und Spezifikationen des neuen Inferenz-Beschleunigers
Die Spezifikationen des Microsoft Maia 200 umfassen ein 3-Nanometer-Fertigungsverfahren von TSMC mit über 140 Milliarden Transistoren bei einer Leistungsaufnahme von 750 Watt. Der auf Berechnungen mit niedriger Genauigkeit ausgelegte Chip liefert über 10 PetaFLOPS FP4-Leistung (4-Bit) und über 5 PetaFLOPS FP8-Leistung (8-Bit). Um Engpässe beim Datentransfer zu vermeiden, integriert das Speicher-Subsystem 216 GB HBM3e-Speicher mit einer Bandbreite von 7 TB/s sowie 272 MB On-Chip-SRAM. Der Datentransport wird durch eine spezialisierte DMA-Engine und ein auf schmale Datentypen abgestimmtes Network-on-Chip-Fabric zusätzlich beschleunigt.
Vergleich von Maia 200 und Trainium 3 in KI-Hardware-Benchmarks
In Benchmark-Tests zeigt der Vergleich von Maia 200 und Trainium 3, dass der Chip von Microsoft den dreifachen FP4-Rechendurchsatz des Beschleunigers der dritten Generation von Amazon erreicht. Zudem erzielt der neue Prozessor eine höhere FP8-Rechenleistung bei 8-Bit-Genauigkeit als die Tensor Processing Unit der siebten Generation von Google. Laut Microsoft macht dies den Baustein zur leistungsfähigsten eigenen Chipentwicklung eines Hyperscale-Cloud-Anbieters. Durch die gezielte Anpassung der Rechenkerne und der Speicherhierarchie an die Token-Generierung erreicht die Architektur eine höhere dauerhafte Hardwareauslastung bei großflächigen Modell-Deployments.
Wie die Maia-200-Architektur auf TSMC 3nm in Rechenzentren skaliert
Die Maia-200-Architektur auf TSMC 3nm kombiniert maßgeschneidertes Chipdesign mit einem zweistufigen Scale-Up-Netzwerk auf Basis von Standard-Ethernet. Statt auf proprietäre Interconnect-Strukturen zu setzen, nutzt das System ein eigenes Transportprotokoll sowie integrierte Netzwerkkarten, um die Bereitstellungskosten zu senken. Jeder Chip bietet 2,8 TB/s an dedizierter bidirektionaler Scale-Up-Bandbreite. Innerhalb der Server-Einschübe sind vier Beschleuniger über direkte, ungeswitchte Verbindungen gekoppelt, um die Kommunikation mit hoher Bandbreite lokal zu halten. Die einheitliche Transportschicht ermöglicht eine nahtlose Skalierung über Knoten und Racks hinweg auf Cluster von bis zu 6.144 Chips. Erste Hardware ist in der Rechenzentrumsregion US Central nahe Des Moines, Iowa, im Einsatz; die Erweiterung auf die Region US West 3 nahe Phoenix, Arizona, ist als Nächstes geplant.
Wie Entwickler Inferenz-Workloads für den eigenen Microsoft-KI-Chip programmieren
Entwickler optimieren KI-Inferenz-Workloads auf Microsoft-Chips über ein neues Preview-Software-Development-Kit, das direkt in PyTorch integriert ist. Das SDK bietet einen Triton-Compiler, eine optimierte Kernel-Bibliothek und Zugriff auf die Neural Programming Language für die hardwarenahe Steuerung. Zudem enthält es einen Simulator und einen Kostenrechner, mit denen Ingenieure Leistung und Effizienz früh im Software-Entwicklungszyklus modellieren können. Eine Co-Entwicklung vor der Chipherstellung ermöglichte es, Modelle innerhalb weniger Tage nach Auslieferung der physischen Hardware auszuführen, was die Bereitstellungszeit von Racks im Rechenzentrum im Vergleich zu früheren Infrastrukturprogrammen um mehr als die Hälfte verkürzte.
Fragen und Antworten
Wie senkt der Microsoft Maia 200 die Kosten für Azure-KI-Inferenz?
Der Beschleuniger senkt die Inferenzkosten, indem er eine um 30 % bessere Leistung pro Dollar bietet als die neueste Hardware in Microsofts aktiver Flotte. Diese Effizienz erreicht er durch die Kombination von FP4- und FP8-Tensor-Kernen, 216 GB HBM3e-Speicher und einem Ethernet-basierten Scale-Up-Netzwerk, das den Gesamtstromverbrauch und die Gesamtkosten senkt.
Was sind die technischen Spezifikationen des Microsoft Maia 200?
Der im 3nm-Verfahren von TSMC mit über 140 Milliarden Transistoren gefertigte Beschleuniger bietet bei einer TDP von 750 W über 10 PetaFLOPS FP4-Rechenleistung und über 5 PetaFLOPS FP8-Rechenleistung. Er verfügt über 216 GB HBM3e-Speicher mit 7 TB/s Bandbreite, 272 MB SRAM und 2,8 TB/s bidirektionale Scale-Up-Netzwerkkapazität pro Chip.
Wie schneidet der Maia 200 im Vergleich zu Google TPU und AWS Trainium ab?
Der Beschleuniger erreicht den dreifachen FP4-Rechendurchsatz der dritten Trainium-Hardwaregeneration von Amazon. Zudem übertrifft seine FP8-Rechenleistung die der Tensor Processing Unit der siebten Generation von Google.
Die Sicht von MOZGII
Wie wir es bauen würden
Wenn wir eine Cloud-Inferenzarchitektur für große Sprachmodelle aufbauen würden, würden wir uns auf die Kosten der Token-Generierung und die Speicherbandbreite konzentrieren. Wir würden FP4- und FP8-Modelle auf maßgeschneiderten Chips ausführen, die über Ethernet-Netzwerke verbunden sind. Das System würde Modellgewichte aus Speicher mit hoher Bandbreite abrufen und eingehende Prompts über eine Direct-Memory-Access-Engine leiten. Softwareteams würden den Modellcode mit PyTorch und Triton anpassen, um Operationen geringer Präzision zu steuern.
Wir würden Systembetreiber damit beauftragen, die Rack-Temperatur und die Netzwerkauslastung über die Server-Trays hinweg zu überwachen. Das System würde scheitern, wenn eine Quantisierung mit geringer Präzision die Ausgabequalität verschlechtert oder wenn Ethernet-Transportpuffer bei Lastspitzen überlaufen. Wir würden strenge Softwarekontrollen festlegen, um auf eine höhere Präzision zurückzugreifen, wenn die Genauigkeit unter die Zielwerte fällt. Die einzige Kennzahl, die es zu beobachten gälte, wären die Kosten pro Million erzeugter Token.
Als Nächstes würden wir automatisierte Compiler-Profiling-Tools entwickeln, um die Speichernutzung der Modelle vor dem Einsatz zu analysieren. Wir würden auch Arbeitsabläufe zur Erzeugung synthetischer Daten integrieren, um kleinere, spezialisierte Modelle auf denselben Server-Racks zu trainieren.
Quellen
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